Az Intel tulajdonában lévő Altera nagyjából egy évvel korábban jelentette be, hogy készül az első heterogén SiP (System-in-Package) FPGA-juk, ráadásul HBM2 memóriával. A vállalat régóta kutatja azokat a lehetőségeket, amelyekkel hatékonyabban lehetne kiszolgálni a szerverpiac igényeit, elsősorban az adatközpontokra koncentrálva. Ebből a szempontból kedvező, hogy az FPGA-k töretlenül fejlődnek, de ezeknek a lapkáknak a nyers teljesítménye már nem elég, mivel a feldolgozást sokszor nem csak a nyers számítási tempó limitálja.
Ezekre a problémákra reagálva fejlesztette ki a cég a Stratix 10 termékcsaládot, amivel bevezetésre kerül a heterogén SiP integrációval. Ennek alapját az azonos tokozáson használható lapkák képzik, vagyis az FPGA mellé helyezhetők processzorok, analóg lapkák, ASIC-ok illetve memóriák. Maga a SiP persze nem zárja ki a lapkaszintű integrációt sem, bár ez a memóriák esetében nem valószínű.
A Stratix 10 MX az Altera első olyan FPGA-ja, amely HBM2 memóriát használ, méghozzá négy darabot, vagyis az FPGA-hoz 4096 bites buszon keresztül kapcsolódik a fedélzeti memória. Az effektív órajel 2 GHz lesz, így a memória-sávszélesség eléri az 1 TB/s-ot. A cég egyébként eredetileg a Micron HMC bevetésével szemezett, de végül a HBM memóriaszabvány bizonyult jobbnak, így inkább ebbe az irányba léptek. Érdekesség azonban, hogy interposer helyett az Intel EMIB (Embedded Multi-Die Interconnect Bridge) rendszerére támaszkodnak. Utóbbi logikus döntés, mivel interposert tervezni a nagyméretű FPGA-k és a fentebb említett egyéb lapkák alá igen nehézkes feladat lenne. Az EMIB előnye, hogy kiváltja az interposert miközben felkínálja ugyanazt a teljesítményt, ráadásul egyszerűbb gyárthatóság mellett. Hátránya persze, hogy nem annyira strapabíró mint egy interposer, de ez a probléma megfelelően kialakított hőelvezetéssel nagyon könnyen kezelhető, vagyis az EMIB végeredményben csak előnyöket kínál.
Az Intel 14 nm-es node-ján készülő Stratix 10 MX FPGA 5,5 millió logikai elemből épül fel, és ezen belül az új HyperFlex architektúrára alapoz, ami számos optimalizálást vetett be annak érdekében, hogy az áramkörök sűrűsége az előző generációs megoldásokhoz képest ötször jobb legyen. Mindemellett a teljesítmény a Stratix V családhoz képest megduplázódott, miközben a fogyasztás 70%-kal csökkent az elődhöz képest.
Az új FPGA lebegőpontos számítási teljesítményét a cég 10 TFLOPS-ra taksálja szimpla pontosság mellett, a hatékonyság pedig 80 GFLOPS/watt.
A Stratix 10 MX esetében érdemes kiemelni a heterogén SiP integrációt, mivel az FPGA-ba került négy darab ARM Cortex-A53-as processzormag is. Ennek a feladata a memóriamenedzsment, illetve az egyéb szolgáltatások biztosítása. Szintén a lapka része egy speciális ASIC is, ami a secure device manager névre hallgat, és lehetővé teszi az adatintegritást és -biztonságot.
A Stratix 10 MX FPGA-nak egyelőre csak a mintáit szállítja az Altera, illetve tulajdonképpen inkább az Intel, méghozzá csak a kiválasztott partnereknek. A koprocesszorként viselkedő termékkel elsődlegesen az adatközpontokat célozzák meg, de használható hálózati vagy speciális tárolóvezérlőként is.
