A TSMC bejelentette a WoW, vagyis a Wafer-on-Wafer koncepcióját, amely nagyon fontos alap lehet a jövőben, ugyanis a bérgyártó már korábban is többször utalt rá, hogy technikailag elérhető a 3, vagy esetleg akár a 2 nm-es csíkszélesség is, de nem biztos, hogy ez anyagilag vállalható alternatíva. Jelenleg annyi biztos, hogy a 7 nm-es és az 5 nm-es node-ok reálisan célozható gyártástechnológiák, és ezekre a TSMC kínálni is fog alternatívákat. A 7 nm-es opciót esetében a tömeggyártást már be is jelentették, és ennek készül a modernebb verziója is, amely már beveti az EUV-t, így téve lehetővé a jobb képességű lapkák tervezését.
A TSMC szerint az EUV-t használó 7 nm-es node 2019-ben, míg az 5 nm-es 2020-ban elérhető lesz a partnerek számára, és nagyjából ez az a pont ameddig biztosan lehet tervezni, de az már nem tiszta, hogy innen hova érdemes továbblépni. A 3 nm-es node adná magát, de a manapság használt FinFet technológia igen erős falba ütközik ezen a csíkszélességen, így újféle struktúrát is be kellene vezetni. Ezekre igazából vannak opció, kifejezetten jó irány lehet a GAAFET, illetve lényegében a lehetséges problémákra is vannak potenciális megoldások, de mindezek komoly pénzt igényelnek, ami miatt nem feltétlenül éri majd meg 5 nm alá lemenni, jobban mondva az ebből adódó nyereség nem lesz arányban a szükséges befektetéssel.
A tajvani bérgyártó alternatív iránya a Wafer-on-Wafer technológia, ami már az EUV-t használó 7 nm-es node-on alkalmazható lesz, és természetesen 5 nm-es is bevethető. Ezzel az eljárással az adott megrendelő komplex lapkákat építhet egymásra. Alapvetően a 3D-s tokozás nem ismeretlen az iparágon belül, hiszen ilyet alkalmaz például a HBM memóriaszabvány. A memóriák ugyanakkor viszonylag egyszerű áramkörök, amelyeknél relatíve könnyű kivitelezni az egymásra történő tokozást.
A TSMC a technológia aktuális formájában két darab komplex lapkát képes egymásra tokozni, továbbá ezeknek a chipeknek egymás tükörképeinek kell lenniük. A manapság alkalmazott 3D-s tokozással ellentétben viszont ezek a lapkák nem a saját tokozásukon fekszenek, hanem kötőrétegekkel kerülnek rá ugyanarra a tokozásra, és a felső lapka az alsón keresztül lesz kivezetve, méghozzá TSV-t (through-silicon via) alkalmazva. A titok igazából a kötőrétegeknél van, ez biztosítja a rendszer működését, amiről sajnos a TSMC nem árult el sokat, de annyit tudni róla, hogy még a hűtést is segíti.
A WoW azonban csak a kezdet, ugyanis a TSMC később bevezeti a SoICs (system-on-integrated-chips) technológiát, ami szintén komplex lapkák egymásra tokozását teszi lehetővé, csak éppen kevesebb megkötéssel. Például egymásra építhető lesz két különböző chipdizájn, illetve alapvetően a csíkszélességnek sem kell egyeznie. A SoICs azonban csak a következő év során mutatkozik be, de a mobil piactól kezdve a nagy teljesítményű rendszerekig mindent céloz. A TSMC koncepciójával például szorosan integrált rendszerek tervezhetők, akár a CPU-ra is ráhelyezhető lesz maga a GPU, és mellé még a memória, magára a tokozásra.
A TSMC tehát elkezd 3D-ben gondolkodni, az aktuális problémák ismerete mellett ez egy költséghatékony irány lehet az ipar számára.
