Idén is megrendezésre került a Common Platform Technology Forum, mely az IBM, a Globalfoundries és a Samsung magánrendezvényének tekinthető. A Common Platform korábban azért jött létre, mert a gyártástechnológiával kapcsolatos fejlesztések elképesztően sok pénzt igényelnek, és a vállalatok számára a költségek, valamint a fejlesztések megosztása számottevő előny lehet.
Az előző évben a 32 és a 28 nm-es node-ok kerültek előtérbe, és tudhatjuk, hogy ezek High-K dielektrikumú fém alapú kapuelektródákat alkalmaznak, melyet a gyártók a Metal Inserted Poly-Si, vagyis a gate first eljárással valósítanak meg. Idén a távolabbi jövőről lehetett hallani, így előkerültek a 20 és a 14 nm-es gyártástechnológiák.
A 20 nm-es node-ok esetében a Common Platform áttér a Replacement Metal-Gate, azaz a gate last megvalósításra. Ez a váltás már korábban kiderült, és az érintettek azzal magyarázták, hogy 20 nm-en egyszerűen ez a jobb megoldás. Mint ismeretes, a gate first előnye, hogy a gyártási folyamat nagyon hasonló a korábbi SiON/poly-Si megvalósításhoz, ám kihívást jelent megtalálni a megfelelő tranzisztorkészletet, ami kibírja az extrém magas hőmérsékleti értékeket, és emellett kompatibilis az alkalmazott feszítési technikával. A gate last ezzel szemben komplex és drágábban gyártható, ám előnyöket is fel tud hozni, mint a különálló PMOS és NMOS fémek használata, amikkel a magas hőmérséklet problémája kizárható, így szabadabb a mérnökök keze a felhasználható anyagok kiválasztásánál. A chipgyártás területén megszokott, hogy mindennek van előnyös és hátrányos oldala. A csíkszélesség csökkenésével azonban a gate first hátránya a gyártás során keletkező extrém magas hőmérséklettel kapcsolatban felértékelődik, így a gate last összességében előnybe kerül.
IBM 14 nm-es wafer (forrás: SemiAccurate) [+]
A 14 nm-es eljárás radikális váltást hoz majd, és a Common Platform gyártói áttérnek a planáris tranzisztorokról a FinFET tranzisztorokra. Ezeket alkalmazza az Intel is 22 nm-en, csak éppen Tri-Gate néven emlegetik őket. Szintén komoly váltás, hogy az ST Microelectronics segítségével implementálásra kerül az FD-SOI is. A SOI-t elsősorban az AMD termékei kapcsán lehet ismerni, de a vállalat eddig a PD-SOI struktúrát alkalmazta. A Partially Depleted megvalósítás előnye az egyszerűbb gyárthatóság és a jobb skálázhatóság, ám meg kell küzdeni a lebegőtest effektussal. Itt arról van szó, hogy a félvezető és a szigetelő között töltés keletkezik, amire a dizájn kialakításánál ügyelni kell. A Fully Depleted megvalósítás ettől a problémától mentes, de a megfelelő gyártástechnológia kialakítása nehezebb. A mérnökök korábban már megjegyezték, hogy 14 nm alatt a lebegőtest jelensége szinte kezelhetetlenné válik, és az FD-SOI struktúrára való áttéréssel ez megerősítést is nyert. A Samsung elmondása szerint a 14 nm-es node FinFET tranzisztorokkal és FD-SOI struktúrával minden eddiginél jobb tranzisztorsűrűséget tesz lehetővé, ráadásul a fogyasztás is kellően alacsony.
Samsung 14 és 20 nm-es wafer (forrás: SemiAccurate) [+]
A 14 és 20 nm-es tesztwaferek mellett kiderült, hogy a Common Platform a 28 és a 20 nm-es node-ok esetében hanyagolni fogja a PD-SOI struktúrát, amit a problémás lebegőtest effektussal lehet magyarázni. Az FD-SOI esetében még kérdéses az implementáció. A Common Platformból az ST Microelectronics dolgozik 28 nm-es FD-SOI node-on planáris tranzisztorokkal, de nem biztos, hogy ezt a szövetség nagyobb tagjai átveszik.
Az új gyártástechnológiák bevetésével kapcsolatban a 28 nm-es node-okról van biztos információ, melyek a közeljövőben, azaz még idén csatasorba állnak. A 20 nm-es node-ok kísérleti gyártása 2013 közepén kezdődik meg, míg a 14 nm-es gyártástechnológia ebből a szempontból egyelőre még kérdéses, de várhatóan 2015 előtt nem vezetik be.
